Débogage de FPGA par instrumentation embarquée au niveau RTL

Débogage de blocs logiques sur FPGA

Dialite, Edition Leading Edge est un outil qui permet d’instrumenter la conception d’un circuit FPGA au niveau RTL, puis de réaliser le débogage du circuit sur silicium par pilotage des instruments. Le concepteur peut choisir différents types d’instruments dans une bibliothèque tels qu’un analyseur logique, un trigger ou un analyseur de bus et de les intégrer dans sa conception au niveau RTL. Cette étape étant réalisée ainsi que les opérations habituelles de Synthèse, et Placement- Routage, vous pouvez ensuite charger et exécuter votre conception avec son instrumentation embarquée sur votre FPGA. Une interface de débogage vous permet alors de piloter vos instruments, d'analyser des signaux, d’enregistrer des évènements logiques et de faire du débogage pas à pas.

• Librairie complète d’instruments fournie par l’édition Leading Edge
• Débogueur RTL avec possibilité d’insérer des points d’arrêt
• Insertion manuel ou automatique
• Possibilité de placer des points d’arrêt lorsque le code tourne sur le silicium
• Visualisation pas à pas de l’exécution
• Visualisation simultanée du code HDL et des signaux
• Débogueur de bus AMBA
• Possibilité de stocker les données sur une mémoire externe

JTAG – Instrumentation embarquée

Une productivité unique lorsque l'on combine les instruments et le débogueur de code RTL.
• Grand choix d'instruments (15 instruments différents parmi six familles)
• Possibilité de stocker une grande quantité de traces de données en dehors de la cible FPGA
• Supporte différents fabricants de FPGA
• Facile d’utilisation et rapide à mettre en œuvre

Ingénieurs de développement, prototypage rapide sur FPGA

Vous pouvez remplir le formulaire de contact en expliquant votre besoin ou vous pouvez envoyer un courriel à l’adresse suivante : sales@temento.com. Une réponse vous sera transmise dans les 24 heures.

Débogage de FPGA par instrumentation embarquée au niveau RTL
Débogage de blocs logiques sur FPGA

DiaLite™ Power Edge (DiaLite PE) Edition permet d’instrumenter la conception d’un circuit FPGA au niveau RTL, puis de réaliser le débogage du circuit sur silicium par pilotage des instruments. En plus des instruments proposée par l’édition Leading Edge, la version Power Edge comporte un environnement de débogage au niveau RTL qui fait que vous pouvez visualiser le fonctionnement du code embarqué sur le silicium et insérer des points d’arrêt et faire du débogage pas à pas.

• Librairie complète d’instruments fournie par l’édition Leading Edge
• Débogueur RTL avec possibilité d’insérer des points d’arrêt
• Insertion manuel ou automatique
• Possibilité de placer des points d’arrêt lorsque le code tourne sur le silicium
• Visualisation pas à pas de l’exécution
• Visualisation simultanée du code HDL et des signaux
• Débogueur de bus AMBA
• Possibilité de stocker les données sur une mémoire externe

JTAG – Instrumentation embarquée

• Une productivité unique lorsque l'on combine les instruments et le débogueur de code RTL.
• Grand choix d'instruments (15 instruments différents parmi six familles)
• Possibilité de stocker une grande quantité de traces de données en dehors de la cible FPGA
• Supporte différents fabricants de FPGA
• Facile d’utilisation et rapide à mettre en œuvre

Ingénieurs de développement, prototypage rapide sur FPGA

Vous pouvez remplir le formulaire de contact en expliquant votre besoin ou vous pouvez envoyer un courriel à l’adresse suivante : sales@temento.com. Une réponse vous sera transmise dans les 24 heures.

Débogage de FPGA par instrumentation embarquée au niveau RTL

Débogage de blocs logiques sur FPGA

Dialite ™ Plate-forme est l'outil le plus complet et le plus puissant disponible sur le marché pour vérifier et déboguer votre SoC ou FPGA. Vous pouvez exécuter le débogueur de code RTL sur votre FPGA, trigger sur des valeurs de signaux, réutiliser les assertions développées en langage PSL et / ou Système Verilog pour les appliquer sur votre FPGA, tracer les transactions sur votre bus AHB AMBA etc.

• Fonctions DiaLite, édition Power Edge

• Utilisation des langages PSL / SVA pour les assertions et vérification sur puce

• Réutilisation des jeux de vérification issus de vos outils CAO

• Vérification orientée timings (Ex: Protocole de machine d’état)

• Grand choix d'instruments (15 instruments différents parmi six familles)

• Possibilité de stocker une grande quantité de traces de données en dehors de la cible FPGA

JTAG – Instrumentation embarquée

• Réduction du temps de vérification et de débogage
• Localisation rapide des bugs
• Améliorer l'efficacité en améliorant la réutilisation des jeux de vérification
• Supporte les langages PSL/Sugar and System Verilog
• Facile d’utilisation et rapide à mettre en oeuvre

Ingénieurs de développement, prototypage rapide sur FPGA

Vous pouvez remplir le formulaire de contact en expliquant votre besoin ou vous pouvez envoyer un courriel à l’adresse suivante : sales@temento.com. Une réponse vous sera transmise dans les 24 heures.